Minggu, 07 Februari 2021




1. TUJUAN [BACK]

1. Menambah ilmu pengetahuan tentang mostfet

2. Melihat dan mengetahui bentuk rangkaian mostfet

2.ALAT DAN BAHAN [BACK]

1. MOSTFET



MOSFET (Metal Oxide Semiconductor Field Effect Transistor). MOSFET ini adalah sebuah perangkat semikonduktor, yang kalau dalam IC (Integrated Circuit) menjadi sebuah komponen inti.

MOSFET difabrikasi dan didesain sedemikian rupa dengan single chip karena memiliki ukuran yang sangat kecil.

Pada dasarnya, MOSFET memiliki empat gerbang terminal yang diantaranya:

  • Source (S)
  • Gate (G)
  • Drain (D)
  • Dan Body (B).

Alur Kerja:

Mulanya, muatan listrik akan masuk melalui saluran pada Source dan keluar melalui Drain.

Sehingga lebar salurannya akan dikendalikan oleh tegangan pada electrode yang biasa disebut dengan Gate. Terminal Gate ini umumnya terletak diantara Source dan Drain.


 3. DASAR TEORI [BACK]

5.7 DEPLETION-TYPE MOSFET

Ada dua jenis FET: JFET dan MOSFET. MOSFET kemudian dibagi menjadi tipe penipisan dan tipe peningkatan. Istilah penipisan dan peningkatan menentukan mode operasi dasar, sedangkan

label MOSFET adalah singkatan dari transistor efek medan-oksida-logam-semikonduktor.

Pada bagian ini kita memeriksa tipe deplesi MOSFET, yang kebetulan memiliki karakteristik yang mirip dengan JFET di antaranya cutoff dan saturation di IDSS tetapi kemudian memiliki fitur karakteristik tambahan yang meluas ke wilayah polaritas yang berlawanan untuk VGS.

Konstruksi Dasar

Konstruksi dasar MOSFET tipe deplesi saluran-n disediakan pada Gambar 5.23. Pelat bahan tipe-p dibentuk dari basis silikon dan disebut sebagai substrat. Itu adalah fondasi tempat perangkat akan dibangun. Dalam beberapa kasus substrat terhubung secara internal ke terminal sumber. Namun, banyak perangkat diskrit menyediakan terminal tambahan berlabel SS, menghasilkan empat terminal perangkat, seperti yang muncul pada Gambar 5.23. Terminal sumber dan drain dihubungkan melalui kontak logam ke daerah n-doped yang dihubungkan oleh saluran-n seperti yang ditunjukkan pada gambar. Gerbang juga terhubung ke permukaan kontak logam tetapi tetap diisolasi dari saluran-n oleh lapisan silikon dioksida (SiO2) yang sangat tipis. SiO2 adalah jenis isolator tertentu yang disebut dielektrik yang membentuk medan listrik berlawanan (seperti yang ditunjukkan oleh awalan di-) dalam dielektrik ketika terkena medan yang diterapkan secara eksternal. Fakta bahwa lapisan SiO2 adalah lapisan isolasi mengungkapkan hal berikut

 


 

Tidak ada sambungan listrik langsung antara terminal gerbang dan saluran dari MOSFET. Ini adalah lapisan isolasi SiO2 dalam konstruksi MOSFET yang memperhitungkan untuk impedansi masukan tinggi yang sangat diinginkan dari perangkat. Faktanya, resistansi masukan dari MOSFET sering kali merupakan JFET tipikal, bahkan meskipun impedansi masukan dari sebagian besar JFET cukup tinggi untuk sebagian besar aplikasi.Impedansi masukan yang sangat tinggi terus mendukung sepenuhnya fakta bahwa arus gerbang (IG) pada dasarnya adalah nol ampere untuk konfigurasi bias-dc.

Alasan label metal-oksida-semikonduktor FET sekarang cukup jelas: logam untuk saluran pembuangan, sumber, dan koneksi gerbang ke permukaan yang tepat — khususnya, terminal gerbang dan kontrol yang akan ditawarkan oleh luas permukaan kontak, oksida untuk lapisan isolasi silikon dioksida, dan semikonduktor untuk basa struktur tempat wilayah tipe-n dan p tersebar. Lapisan isolasi antara gerbang dan saluran telah menghasilkan nama lain untuk perangkat tersebut: FET gerbang terisolasi atau IGFET, meskipun label ini semakin jarang digunakan dalam literatur saat ini.

Operasi dan Karakteristik Dasar

Pada Gambar 5.24 tegangan gerbang-ke-sumber diatur ke nol volt dengan hubungan langsung dari satu terminal ke terminal lainnya, dan tegangan VDS diterapkan di drain-to-source terminal. Hasilnya adalah daya tarik potensi positif yang di buang secara gratis elektron dari saluran-n dan arus yang serupa dengan yang dibentuk melalui saluran JFET. Faktanya, arus yang dihasilkan dengan VGS 0 V terus diberi label IDSS, seperti yang ditunjukkan pada Gambar 5.25.



 

 

 

 

Pada Gambar 5.26, VGS telah diatur pada tegangan negatif seperti 1 V. Negatif potensial di gerbang akan cenderung menekan elektron menuju substrat tipe-p (seperti muatan menolak) dan menarik lubang dari substrat tipe-p (muatan berlawanan menarik) sebagai ditunjukkan pada Gambar 5.26. Bergantung pada besarnya bias negatif yang ditetapkan oleh VGS, tingkat rekombinasi antara elektron dan lubang akan terjadi yang akan berkurang jumlah elektron bebas dalam saluran-n yang tersedia untuk konduksi. Semakin negatif biasnya, semakin tinggi laju rekombinasi. Oleh karena itu, tingkat arus drain yang dihasilkan berkurang dengan meningkatnya bias negatif untuk VGS seperti yang ditunjukkan pada Gambar 5.25 untuk VGS 1 V, 2 V, dan seterusnya, ke level pinch-off 6 V. Tingkat arus drain yang dihasilkan dan plot dari kurva transfer berjalan persis seperti yang dijelaskan untuk JFET.


 

 

Untuk nilai positif VGS, gerbang positif akan menarik elektron tambahan (bebas pembawa) dari substrat tipe-p karena arus kebocoran balik dan bangun pembawa baru melalui tabrakan yang dihasilkan antara partikel yang berakselerasi. Sebagai tegangan gerbang-ke-sumber terus meningkat ke arah positif, Gambar 5.25 mengungkapkan bahwa arus drain akan meningkat dengan cepat karena alasan-alasan yang disebutkan di atas. Jarak vertikal antara kurva VGS 0 V dan VGS 1 V pada Gambar 5.25 sudah jelas indikasi seberapa besar arus meningkat untuk perubahan 1-V di VGS. Jatuh tempo untuk peningkatan pesat, pengguna harus menyadari nilai arus drain maksimum sejak itu bisa dilampaui dengan tegangan gerbang positif. Artinya, untuk perangkat pada Gambar 5.25, Penerapan tegangan VGS 4 V akan menghasilkan arus drain sebesar 22,2 mA, yang mungkin bisa melebihi nilai maksimum (arus atau daya) untuk perangkat.

Seperti terungkap di atas, penerapan tegangan gerbang-ke-sumber positif telah "ditingkatkan" tingkat operator gratis di saluran dibandingkan dengan yang dihadapi dengan VGS0 V.Untuk alasan ini wilayah tegangan gerbang positif pada drain atau karakteristik transfer sering disebut sebagai wilayah peningkatan, dengan wilayah antara cutoff dan tingkat kejenuhan IDSS disebut sebagai daerah penipisan. Sangat menarik dan bermanfaat bahwa persamaan Shockley akan terus berlanjut dapat diterapkan untuk karakteristik MOSFET tipe deplesi di kedua deplesi dan wilayah peningkatan. Untuk kedua wilayah, itu hanya perlu tanda yang tepat disertakan dengan VGS dalam persamaan dan tandanya dipantau dengan cermat dalam operasi matematika.


p-Channel Deplesion-Type MOSFET


Konstruksi MOSFET tipe-penipisan saluran-p persis kebalikan dari itu

muncul pada Gambar 5.23. Artinya, sekarang ada substrat tipe-n dan kanal tipe-p, seperti yang ditunjukkan pada Gambar 5.28a. Terminal tetap seperti yang teridentifikasi, tetapi semua polaritas tegangan dan arah arus dibalik, seperti yang ditunjukkan pada gambar yang sama. Tiriskan

karakteristik akan muncul persis seperti pada Gambar 5.25 tetapi dengan VDS memiliki nilai negatif, ID memiliki nilai positif seperti yang ditunjukkan (karena arah yang ditentukan sekarang dibalik), dan VGS memiliki polaritas yang berlawanan seperti yang ditunjukkan pada Gambar 5.28c. Pembalikan

di VGS akan menghasilkan gambar cermin (tentang sumbu ID) untuk karakteristik transfer

seperti yang ditunjukkan pada Gambar 5.28b. Dengan kata lain, arus drain akan meningkat dari cutoff pada

VGS VP di wilayah VGS positif ke IDSS dan kemudian terus meningkat untuk nilai VGS yang semakin negatif. Persamaan Shockley masih berlaku dan mengharuskan

cukup letakkan tanda yang benar untuk VGS dan VP dalam persamaan.



Simbol, Lembar Spesifikasi, dan Kasus Konstruksi

Simbol grafik untuk MOSFET tipe deplesi saluran n dan p disediakan

pada Gambar 5.29. Perhatikan bagaimana simbol yang dipilih mencoba untuk mencerminkan konstruksi sebenarnya dari

alat. Kurangnya koneksi langsung (karena sekat gerbang) antar gerbang

dan saluran diwakili oleh ruang antara gerbang dan terminal lain dari

simbol. Garis vertikal yang mewakili saluran dihubungkan antara saluran dan

sumber dan "didukung" oleh media. Dua simbol disediakan untuk setiap jenis

saluran untuk mencerminkan fakta bahwa dalam beberapa kasus media tersedia secara eksternal

sementara di tempat lain tidak. Untuk sebagian besar analisis yang akan diikuti dalam Bab 6, substrat

dan sumber akan dihubungkan dan simbol yang lebih rendah akan digunakan.


Perangkat yang muncul pada Gambar 5.30 memiliki tiga terminal, dengan identifikasi terminal muncul pada gambar yang sama. Lembar spesifikasi untuk MOSFET tipe deplesi mirip dengan JFET. Tingkat VP dan IDSS disediakan bersama

daftar nilai maksimum dan karakteristik "on" dan "off" yang khas. Selain itu, karena ID dapat melampaui level IDSS, poin lain biasanya disediakan

yang mencerminkan nilai khas ID untuk beberapa tegangan positif (untuk perangkat saluran-n).

Untuk unit Gambar 5.30, ID ditentukan sebagai ID (on) 9 mA dc, dengan VDS 10 V dan

VGS 3.5 V.


4. PERCOBAAN [BACK]

1. foto


2. video



5. PRINSIP KERJA [BACK]

Dengan menghubung singkat subtrat p dengan   source diharapkan ketebalan lapisan deplesi yang terbentuk antara subtrat dengan kanal adalah maksimum. Sehingga ketebalan lapisan deplesi selanjutnya hanya akan ditentukan oleh tegangan gate terhadap source. Pada gambar, lapisan deplesi yang dimaksud  ditunjukkan pada daerah yang berwarna kuning.

Semakin negatif tegangan gate  terhadap source, akan semakin kecil arus drain yang bisa lewat atau bahkan menjadi 0 pada tegangan negatif tertentu. Karena lapisan deplesi telah menutup kanal. Selanjutnya jika tegangan gate dinaikkan sama dengan tegangan source, arus akan mengalir. Karena lapisan deplesi muali membuka. Sampai di sini prinsip kerja transistor MOSFET depletion-mode tidak berbeda dengan transistor JFET. 

6. DOWNLOAD [BACK]

rangkaian  [HERE]

HTML  [HERE]

video  [HERE]

datasheet  [HERE]

library  [HERE]


7. PROLEM DAN EXAMPLE [BACK]

EXAMPLE 5.3

Buat sketsa karakteristik transfer untuk MOSFET tipe deplesi saluran dengan

IDSS =10 mA dan VP = - 4 V.


JAWAB  :


semuanya muncul pada Gambar 5.27.
Sebelum merencanakan wilayah positif VGS, perlu diingat bahwa ID meningkat pesat
cepat dengan meningkatnya nilai positif VGS. Dengan kata lain, bersikaplah konservatif dengan
pilihan nilai yang akan disubstitusikan ke persamaan Shockley. Dalam hal ini, kami akan melakukannya
coba +1 V sebagai berikut:



Tidak ada komentar:

Posting Komentar

[Menuju Akhir] [KEMBALI KE MENU SEBELUMNYA]   DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori 4. P...